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STATUS.md

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STATUS.md

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皮蛋一号 (Pidan1) SoC 项目状态

最后更新: 2026-05-02 当前状态: 🟢 就绪，可以开始硬件测试

📊 完成度

模块 状态 完成度
BitNet 加速器核心 ✅ 完成 100%
LiteX SoC 集成 ✅ 完成 100%
引脚定义（官方文档） ✅ 完成 100%
引导镜像 ✅ 完成 100%
测试程序 ✅ 完成 100%
文档 ✅ 完成 100%
简化版 SoC ✅ 完成 100%
DDR3 支持 ✅ 完成 100%
以太网支持 ⏳ 待配置 0%
硬件验证 ⏳ 待测试 0%

✅ 已完成

硬件设计

  • BitNet 1-bit 量化加速器 Verilog 实现
  • Wishbone 总线接口
  • 寄存器映射 (4KB 地址空间 @ 0x80002000)
  • VexRiscv-SMP CPU 集成
  • DDR3 控制器配置（正确引脚）
  • 时钟管理（50MHz → 100MHz）
  • LED 和 UART 配置

软件工具

  • 用户态测试程序 (bitnet_test.c)
  • 软件参考实现
  • Makefile 构建系统
  • JTAG 烧录脚本
  • UART 引导脚本
  • 构建监控工具

文档

  • README.md - 项目概述
  • QUICKSTART.md - 5分钟快速开始
  • SETUP.md - 详细安装指南
  • OVERVIEW.md - 技术架构深度解析
  • HARDWARE.md - 硬件完整文档 ⭐ 新增
  • STATUS.md - 本文档

引导镜像

  • OpenSBI (258 KB) - RISC-V M-mode 固件
  • Linux Kernel (8.4 MB) - 完整内核
  • Device Tree (1.9 KB) - 硬件描述
  • Root FS (9.8 MB) - 根文件系统
  • LiteX BIOS (8.9 KB) - 引导加载程序

⚠️ 已知问题

问题 1: 初始 DDR3 引脚错误 ✅ 已修复

  • 症状: Vivado DRC 错误 BIVRU-1
  • 原因: 引脚定义与实际硬件不匹配
  • 解决: 根据官方文档更新所有引脚
  • 提交: 65d8a6a

问题 2: LiteX 导入错误 ✅ 已修复

  • 症状: S7IDELAYCTRL, SoCRegion 未定义
  • 原因: LiteX API 更新
  • 解决: 更新导入路径
  • 提交: d30aa43

问题 3: 以太网配置 ⏳ 待处理

  • 症状: RTL8211F PHY 接口不匹配
  • 原因: 使用 MII 而非 GMII
  • 解决: 暂时禁用，待后续配置
  • 优先级: 中

🎯 下一步工作

短期 (1-2 天)

  1. 构建简化版 SoC (pidan1_soc_lite.py)
  2. 验证 bitstream 生成
  3. 加载到 FPGA SRAM
  4. 测试基本功能 (LED, UART)

中期 (1 周)

  1. 构建完整版 SoC (含 DDR3)
  2. 引导 Linux 系统
  3. 运行 BitNet 测试程序
  4. 性能测试和优化

长期 (1 月)

  1. 配置 RTL8211F GMII 以太网
  2. 完整系统集成测试
  3. 实时信令处理应用
  4. 文档和教程完善

📁 文件结构

pidansoc/
├── bitnet_accel.v              # 加速器 Verilog 核心
├── bitnet_accel_litex.py       # LiteX 封装
├── pidan1_soc.py               # 完整版 SoC (含 DDR3)
├── pidan1_soc_lite.py          # 简化版 SoC (无 DDR3) ⭐
├── bitnet_test.c               # 测试程序
├── flash_and_boot.sh           # 烧录引导脚本
├── monitor_build.sh            # 构建监控
├── Makefile                    # 构建系统
├── images-litex.json           # 镜像地址配置
├── boot-images/                # 引导镜像目录
│   ├── opensbi.bin             # 258 KB
│   ├── Image                   # 8.4 MB
│   ├── devicetree.dtb          # 1.9 KB
│   ├── rootfs.cpio             # 9.8 MB
│   ├── emulator.bin            # 8.9 KB
│   └── README.md
├── README.md                   # 项目说明
├── QUICKSTART.md               # 快速开始
├── SETUP.md                    # 安装指南
├── OVERVIEW.md                 # 技术详解
├── HARDWARE.md                 # 硬件文档 ⭐
├── STATUS.md                   # 本文档 ⭐
└── LICENSE

🔧 构建选项

选项 A: 简化版 (推荐快速测试)

python3 pidan1_soc_lite.py --build

特点:

  • ✅ 无 DDR3，使用 128KB 内部 SRAM
  • ✅ VexRiscv minimal 变体
  • ✅ 构建时间短 (~5-10 分钟)
  • ✅ 专注于加速器验证
  • ✅ 资源占用小 (~7% LUT)

选项 B: 完整版 (完整系统)

make build
# 或
python3 pidan1_soc.py --build

特点:

  • ✅ 包含 DDR3 (512MB)
  • ✅ VexRiscv-SMP 多核
  • ⏳ 构建时间长 (~15-30 分钟)
  • ✅ 支持 Linux 完整功能
  • ⚠️ 资源占用大 (~37% LUT)

📊 资源占用

简化版 (pidan1_soc_lite)

资源 使用量 百分比 备注
LUT ~15K 7% 低占用
FF ~20K 9% 低占用
BRAM ~50 14% 低占用
DSP ~10 1% 极低

完整版 (pidan1_soc)

资源 使用量 百分比 备注
LUT ~80K 37% 中等占用
FF ~100K 46% 中等占用
BRAM ~150 41% 中等占用
DSP ~20 3% 低占用

可用资源 (XC7A200T):

  • LUT: 215,360 (33,650 Slices)
  • FF: 269,200
  • BRAM: 365 (13,140 Kb)
  • DSP: 740

🐛 调试技巧

查看构建进度

./monitor_build.sh

实时日志

# 简化版
tail -f build_lite.log

# 完整版
tail -f build.log

检查构建状态

# 检查进程
ps -p $(cat build.pid 2>/dev/null || cat build_lite.pid)

# 查看最新输出
tail -50 build.log

📞 获取帮助

常见命令

# 检查依赖
make check-deps

# 清理构建
make clean

# 构建帮助
make help

# 查看 SoC 选项
python3 pidan1_soc.py --help
python3 pidan1_soc_lite.py --help

故障排除

参见 HARDWARE.md 的"常见问题"章节

🔗 相关链接

📝 提交历史

提交 日期 说明
65d8a6a 2026-05-02 硬件文档 + 引脚修正
d30aa43 2026-05-02 导入错误修复 + 监控工具
8bcf742 2026-05-02 初始实现
b18548e 2026-05-02 Initial commit

⚡ 快速开始

# 1. 构建简化版（推荐）
python3 pidan1_soc_lite.py --build

# 2. 等待构建完成 (~5-10 分钟)

# 3. 加载到 FPGA
python3 pidan1_soc_lite.py --load

# 4. 在另一个终端监控串口
# (连接开发板后)

✨ 项目亮点

  • ✅ 完整开源: 所有代码、文档、镜像
  • ✅ BitNet 加速: 专用 1-bit 量化加速器
  • ✅ Linux 就绪: 完整的 Linux 支持
  • ✅ 详细文档: 6 个文档文件，>1000 行
  • ✅ 双版本: 简化版 + 完整版
  • ✅ 正确引脚: 基于官方文档验证

项目状态: 🟢 就绪，等待硬件测试 建议下一步: 构建并测试简化版 SoC